Résumé :
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Dans un précédent article, nous avons présenté le simulateur Verilator. C'est un simulateur un peu particulier qui convertit le modèle HDLen une classe C++. Le banc de test est ensuite écrit sous la forme d'un programme en C++. Nous avons montré qu'avec cette méthode, on accélère énormément la simulation. Le problème de Verilator, c'est qu'il cible le langage Verilog. Or, l'industrie utilise également le VHDL comme standard de description matériel. Nous allons voir dans cet article qu'il est tout de même possible d'utiliser Verilator avec du VHDL grâce au couple de logiciels Yosys et GHDL. Nous en profiterons pour comparer trois méthodes de simulation, avec GHDL, une avec NVC et enfin avec Verilator. (extrait de Hackable, 45, p.84)
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